AMD과 IBM은 워싱턴에서 펼쳐진 국제 전자 기기 회의(IEDM)에서 65nm 제조공정에 적용되는 반도체 제조 기술 사항을 공개했다. 양사가 새롭게 공개한 기술은 임베디드 실리콘 게르마늄(e-SiGe)을 SOI(Silicon-On-Insulator) 웨이퍼 상에서 DSL(Dual Stress Liner) 및 SM(Stress Memorization) 등 스트레스 기술과 결합하는 방식이다.

양사의 신기술은 스트레스 기술을 사용하지 않는 유사한 칩 생산 방식과 비교하여 트랜지스터의 성능을 40% 향상시켰으며, 전력 소모량 및 발열 부분에서도 대폭적인 개선을 가져다 준다. 이번 기술은 65나노미터 공정에서 제품 생산 시에 적용이 가능하도록 개발돼 향후 출시될 차세대 프로세서로 확장 적용이 가능하다.

2003년 1월부터 차세대 반도체 제조 기술 개발 분야에서 공동 연구를 진행해온 IBM과 AMD는 작년 12월에는 프로세서의 성능 및 전력 효율 개선을 위한 신기술인 스트레인드 실리콘 트랜지스터 기술(Strained Silicon Transistor Technology)을 공동으로 개발, 발표한 바 있다.

한편, AMD와 IBM 양사간 3세대 스트레인 기술 혁신에 대한 보다 자세한 사항은 워싱턴에서 12월 5일부터 7일간 펼쳐지는 2005 IEEE 국제 전자 기기 회의에서 발표될 예정이다. 이 기술은 독일 드레스덴 소재 AMD 제조 공장 및 뉴욕 소재 이스트 피쉬킬에 위치한 IBM 반도체 연구 개발 센터에서 이뤄지고 있는 공동 개발 제휴의 일부로 개발된 것이다. <오현식 기자>